MMFTN620KDW
MMFTN620KDW
N-Channel Enhancement Mode FET
N-Kanal FET – Anreicherungstyp
I
D
= 350 mA
R
DS(on)
< 2 Ω
T
jmax
= 150°C
V
DSS
= 60 V
P
tot
= 410 mW
V
GSS
= ± 2 kV
Version 2022-08-24
SOT-363
SPICE Model & STEP File
1
)
Marking Code
MH
HS Code 85412100
Typical Applications
Power Management
Motor Control
Driver Circuits
Commercial / industrial grade
Suffix -Q: AEC-Q101 compliant
1
)
Suffix -AQ: in AEC-Q101 qualification
1
)
Typische Anwendungen
Leistungsmanagement
Antriebsregler
Treiberstufen
Standardausführung
Suffix -Q: AEC-Q101 konform
1
)
Suffix -AQ: in AEC-Q101 Qualifikation
1
)
Features
Dual transistor
ESD protected Gate
Low threshold voltage
Fast switching times
Compliant to RoHS (w/o exempt.),
REACH, Conflict Minerals
1
)
Besonderheiten
Doppel-Transistor
ESD geschütztes Gate
Niedrige Schwellspannung
Schnelle Schaltzeiten
Konform zu RoHS (ohne Ausn.),
REACH, Konfliktmineralien
1
)
Mechanical Data
1
) Mechanische Daten
1
)
Taped and reeled 3000 / 7“ Gegurtet auf Rolle
Weight approx. 0.01 g Gewicht ca.
Case material UL 94V-0 Gehäusematerial
Solder & assembly conditions 260°C/10s Löt- und Einbaubedingungen
MSL = 1
Maximum ratings
1
) Grenzwerte
1
)
Valid per MOSFET – Gültig pro MOSFET MMFTN620KDW/-AQ
Drain-Source-voltage
Drain-Source-Spannung
V
DSS
60 V
Gate-Source-voltage
Gate-Source-Spannung
DC
ESD
V
GSS
± 20 V
± 2 kV
Power dissipation
Verlustleistung
P
tot
320 mW
2
)
410 mW
3
)
Drain current
Drainstrom
DC I
D
350 mA
4
)
Peak Drain current
Drain-Spitzenstrom
t
P
< 100 µs I
DM
1.4 A
Junction temperature – Sperrschichttemperatur
Storage temperature – Lagerungstemperatur
T
j
T
S
-55...+150°C
-55…+150°C
1 Please note the detailed information on our website or at the beginning of the data book
Bitte beachten Sie die detaillierten Hinweise auf unserer Internetseite bzw. am Anfang des Datenbuches
1 T
A
= 25°C, unless otherwise specified – T
A
= 25°C, wenn nicht anders angegeben
2 Mounted on P.C. board with 3 mm
2
copper pad per terminal – Montage auf Leiterplatte mit 3 mm
2
Lötpad je Anschluss
3 Mounted on P.C. board with 625 mm
2
copper pad per terminal – Montage auf Leiterplatte mit 625 mm
2
Lötpad je Anschluss
© Diotec Semiconductor AG http://www.diotec.com/ 1
Pb
E
L
V
W
E
E
E
R
o
H
S
Halogen
FREE
1
2
4
3
5
6
MMFTN620KDW
Characteristics Kennwerte
T
j
= 25°C Min. Typ. Max.
Drain-Source breakdown voltage – Drain-Source-Durchbruchspannung
I
D
= 250 µA BV
DSS
60 V – –
Drain-Source leakage current – Drain-Source Leckstrom
V
DS
= 48 V V
GS
= 0 V I
DSS
– – 1 µA
Gate-Source leakage current – Gate-Source Leckstrom
V
GS
= ± 20 V ±I
GSS
– – 10 µA
Gate-Threshold voltage – Gate-Source Schwellspannung
V
GS
= V
DS
= 10 V I
D
= 250 µA V
GS(th)
0.5 V – 1 V
Drain-Source on-state resistance – Drain-Source Einschaltwiderstand
V
GS
= 4.5 V I
D
= 100 mA
V
GS
= 2.5 V I
D
= 50 mA
V
GS
= 1.8 V I
D
= 50 mA
R
DS(on)
–
–
–
3 Ω
2 Ω
2.5 Ω
–
Characteristics (dynamic) Kennwerte (dynamisch)
T
j
= 25°C Min. Typ. Max.
Forward Transconductance – Übertragungssteilheit
V
DS
= 5 V I
D
= 0.4 mA g
FS
– 0.7 S –
Input Capacitance – Eingangskapazität
V
DS
= 25 V V
GS
= 0 V f = 1 MHz C
iss
– 49 pF –
Output Capacitance – Ausgangskapazität
V
DS
= 25 V V
GS
= 0 V f = 1 MHz C
oss
– 10 pF –
Reverse Transfer Capacitance – Rückwirkungskapazität
V
DS
= 25 V V
GS
= 0 V f = 1 MHz C
rss
– 8 pF –
Turn-On Delay & Rise Time – Einschaltverzögerung und Anstiegszeit
V
DD
= 10 V I
D
= 1 A V
GS
= 4.5 V R
G
= 51 Ω (Fig. 1)
t
d(on)
t
r
–
13 ns
13 ns
–
Turn-Off Delay Time & Fall Time – Ausschaltverzögerung und Abfallzeit
V
DD
= 10 V I
D
= 1 A V
GS
= 0 V R
G
= 51 Ω (Fig. 1)
t
d(off)
t
f
–
7.7 ns
4.6 ns
–
Total Gate Charge – Gesamte Gate-Ladung
V
DD
= 25 V I
D
= 1 A V
GS
= 4.5 V Q
g
– 0.85 nC –
Gate-Source Charge – Gate-Source-Ladung
V
DD
= 25 V I
D
= 1 A V
GS
= 4.5 V Q
gs
– 0.45 nC –
Gate-Drain Charge – Gate-Drain-Ladung
V
DD
= 25 V I
D
= 1 A V
GS
= 4.5 V Q
gd
– 0.3 nC –
Intrinsic Gate resistance – Innerer Gatewiderstand
f = 1 Mhz D open R
Gi
– 38 Ω –
2 http://www.diotec.com/ © Diotec Semiconductor AG
t
d(on)
V
GS
90%
10%
V
DS
t
r
t
d(off)
t
f
Fig. 1
Test circuit for switching
times (R) and avalanche
energy (L)
(“rise“ and “fall“ refer to I )
D
Testaufbau für Schaltzeiten (R)
und Avalanche-Energie (L)
(“rise“ und “fall“ beziehen sich auf I
D
)
V
GS
R
G
R
V
DS
V
DD
I
D
L